UNIVERSITÀ DEGLI STUDI DI CAGLIARI - RICERCA SU TECNOLOGIA TRANSISTOR IN GAN - FACOLTÀ DI INGEGNERIA E - CORSI

Università degli Studi di
 Cagliari
 Facoltà di Ingegneria e
 Architettura
Corso di Laurea in Ingegneria Elettrica,
 Elettronica e Informatica

Ricerca su tecnologia transistor
 in GaN

 Relatore: Tesi di Laurea di:
Prof. Massimo Vanzi Giacomo Gallus

 A.A. 2018-2019

Indice

Introduzione 3

1 Nitruro di Gallio 5

1.1 Proprietà del Nitruro di Gallio . . . . . . . . . . . . . . . . . . . . . . . . . . 5

1.2 Tecnologie dei transistor in GaN . . . . . . . . . . . . . . . . . . . . . . . . 8

1.3 Componenti per il test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

2 Prove di vita accelerate 21

2.1 Descrizione delle prove . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

2.2 Meccanismi di deterioramento . . . . . . . . . . . . . . . . . . . . . . . . . 25

2.2 Scelta della prova . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

3 Board per i test 31

3.1 Design della Board per il controllo . . . . . . . . . . . . . . . . . . . . . . 31

3.2 Errori di progettazione della Board . . . . . . . . . . . . . . . . . . . . . . 33

4 Interpretazione fisica dei fenomeni 35

4.1 Fenomeni termo-meccanici . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

Conclusione 39

Bibliografia 40

Appendice A – Datasheet 43

 2

Introduzione

Il presente lavoro illustra lo studio condotto su chip basati su transistor
realizzati in Nitruro di Gallio (GaN), ed in particolare di alcune peculiarità
emerse durante i test di qualifica. Il lavoro svolto riassume una campagna
di studio svolta dal Dipartimento di Ingegneria Elettrica ed Elettronica
(DIEE) dell’Università degli Studi di Cagliari nell'ambito di una
collaborazione con Huawei Technologies sulla valutazione di affidabilità
di tali componenti.

Questi test di produzione commerciale, previsti dalle norme internazionali
per l'utilizzo di tali componenti, ad esempio in apparati di telefonia
mobile, mirano a verificare l’affidabilità dei dispositivi, e quindi la loro
sicurezza e garanzia d'uso.

La novità della tecnologia, ed il ritardo delle normative nel predisporre
tipologie di test porta talvolta a condurre prove in condizioni non idonee
all’ individuazione delle azioni correttive, necessarie a superare i
problemi di design o di processo che si possono manifestare.

La tesi è strutturata in quattro capitoli.

Nel primo capitolo si riassumono le proprietà elettroniche del GaN e la
tecnologia, che sfrutta al meglio soprattutto la superiore capacità di
questo materiale di lavorare ad alte frequenze ed alte potenze, fino ad
introdurre la struttura di un High Electron Mobility Transistor (HEMT) ad
eterostruttura in AlGaN/GaN, e ad illustrarne le peculiarità mediante
immagini in microscopia elettronica.

Il secondo capitolo descrive le prove di vita che si sono dimostrate
critiche, e la progettazione ed esecuzione di prove non standard su
componenti di due diverse tecnologie. Inoltre vengono presentati i
possibili meccanismi di degrado, tra cui la corrosione, che possono
avvenire nel chip all’interno della prova.

 3

Il terzo capitolo si focalizza sull'apparato di test, disegnato dal costruttore
ed utilizzato in prova di vita anche dal cliente, e ne mostra sia le
caratteristiche, sia i problemi emersi, alla luce delle tipologie di guasto
riscontrate.

Il quarto capitolo riassume l’interpretazione fisica dei fenomeni, secondo
quanto studiato al DIEE, ed è tuttora in fase di approfondimento.

 4

Capitolo 1

Nitruro di Gallio

1.1 Proprietà del Nitruro di Gallio

Il Nitruro di Gallio (GaN), è un semiconduttore composto formato
dall’unione di un atomo di Azoto, elemento del V gruppo, e di un atomo
di Gallio, elemento del III gruppo.1 Questo materiale cristallizza in forma
di Wurtzite o di Zincoblenda, ma è raro utilizzarlo in quest’ultima forma
cristallografica a causa della natura metastabile del composto.2 La
struttura atomica della Wurtzite è costituita da un reticolo esagonale con
due atomi per base, di specie chimica diverse. Ogni atomo ha
coordinazione tetraedrica e forma quattro legami con gli atomi dell’altra
specie.1 All’interno della struttura (Figura 1.1) si possono notare piani
costituiti dallo stesso elemento. Per descriverla vengono utilizzate le
costanti reticolari a e c, per indicare rispettivamente la lunghezza dei lati
della base e la distanza tra i piani esagonali, e gli angoli   e  A 300K
questi parametri nel caso della Wurtzite sono a=3.175 c=5.158, ==
e =.2

 Figura 1.1 - Struttura atomica della Wurtzite

 5

La struttura a bande di un semiconduttore è determinata dalla sua
struttura cristallografica ed è influenzata dalla temperatura, infatti
l’aumento della temperatura comporta l’espansione del reticolo e la
riduzione in energia della gap proibita.1 L’energy gap, anche detto energy
gap o band gap, è definito in fisica come la distanza tra il minimo della
banda di conduzione (BC) e il massimo della banda di valenza (BV), ed è
spesso indicato con il simbolo Eg.1 Il GaN è un semiconduttore a gap
diretto, come si può osservare in Figura 1.2, ovvero il massimo della BC e
il minimo della BV possiedono lo stesso valore di vettore d’onda, quindi
sono possibili transizione dirette, in cui abbiamo solo un assorbimento di
energia maggiore o uguale all’energy gap, senza variazione di quantità di
moto. Per questo motivo il GaN viene utilizzato anche per applicazioni
optoelettroniche.1

In generale, i semiconduttori con ampio band gap hanno relativamente
bassa mobilità, ma altissima velocità di saturazione. Tuttavia, la mobilità
di GaN è adeguata per i transistor progettati per funzionamento ad alta
potenza.3

 Figura 1.2 - Struttura a bande del GaN in forma di Wurtzite4

Il GaN è un semiconduttore ad alto gap energetico, come vediamo dalla
Tabella 1 dove sono confrontate alcune caratteristiche intrinseche del
materiale con altri semiconduttori. Ciò gli permette di raggiungere alte
velocità dei portatori, e campi elettrici molto elevati prima di una

 6

eventuale ionizzazione; per questo motivo è possibile aumentare le
 tensioni a parità di dimensioni dei dispositivi. Un altro importante
 vantaggio dei semiconduttori ad elevato energy gap è la possibilità di
 utilizzo nei dispostivi di elevate temperature.5
 Tabella 1 - Proprietà importanti a 300K del Si, GaAs, SiC e GaN5

Proprietà (300K) Simbolo e Unità Si GaAs SiC GaN
 di misura
Ampiezza dell’energia Eg(eV) 1.1 1.42 3.26 3.49
 della gap proibita
 Concentrazione di ni(cm-3) 1.5*1010 1.5*106 8.2*10-9 1.9*10-10
 portatori intrinseci
 Costante dielettrica εr 11.8 12.8 10 9
 relativa
 Mobilità elettronica µn(cm2/Vs) 1350 8500 700 1200÷2000
Velocità di saturazione vsat(107cm/s) 1 1.3 2 2.5
Campo di Breakdown ε1(106V/cm) 0.3 0.4 3 3.3
Conducibilità termica K(W/cm K) 1.5 0.43 4.5 1.5
 Johnson's figure of JM 1 2.7 20 27.5
 merit

 In aggiunta questo materiale possiede una resistenza termica abbastanza
 bassa, ciò permette di utilizzare elevate potenze con un miglioramento
 sugli effetti del rumore (Figura 1.3).6

 Un parametro molto importante per capire l’importanza del GaN in
 applicazioni di alta frequenza e alta potenza è la Johnson's figure of merit
 o JM che permette di confrontare i limiti sulle frequenze e potenze
 operative di diversi materiali basandosi solo sulle loro proprietà
 elettriche, e corrisponde al prodotto tra velocità di saturazione e campo
 di Breakdown, rapportato ai valori misurati nel Silicio. Come si nota dalla
 Tabella 1, il GaN risulta il semiconduttore con la JM più alta. Per
 applicazioni di alta frequenza e potenza sono richiesti semiconduttori con
 un alto campo di Breakdown e una alta velocità di saturazione ed è per
 questo motivo che il GaN viene preferito rispetto ad altri semiconduttori.5

 7

Nella Figura 1.3 possiamo vedere un grafico che confronta alcune
proprietà del Nitruro di Gallio con quelle di altri semiconduttori come il
Silicio e l’Arseniuro di Gallio e da ciò capiamo per quale motivo questo
semiconduttore è sempre più utilizzato nell’elettronica. Oltretutto la
combinazione di alta mobilità elettronica e alta densità dei portatori
permette di ottenere un’elevata densità di corrente e un canale con una
bassa resistenza, riducendo le perdite.5

 Figura 1.3 - Grafico che confronta diverse caratteristiche tra il GaN, GaAs e il Si

1.2 Tecnologie dei transistor in GaN

I transistor ad alta mobilità elettronica (High Electron Mobility Transistor
o HEMT) sono dispositivi basati su una eterostruttura tra materiali di gap
ad alta energia, che consente la combinazione dell’elevata
concentrazione di portatori, ottenuta senza introdurre droganti, ma
sfruttando invece una opportuna deformazione delle bande
all’interfaccia, con l'elevata mobilità di un canale situato su un
semiconduttore intrinseco.7

 8

Vi sono stringenti vincoli tecnologici per la realizzazione di queste
eterostrutture, che impongono la crescita, mediante tecniche epitassiali,
di strati cristallini coerenti (ossia con il medesimo reticolo) e di identica
(o molto simile) spaziatura reticolare, in modo da minimizzare gli effetti
di “mismatch”, che introducono centri trappola, causa principale del
peggioramento delle caratteristiche di alta mobilità.8

Il vantaggio dell'eterostruttura è la possibilità di sfruttare l'elevata
concentrazione di elettroni, dovuta a un sottile pozzo quantico
all'interfaccia dell’eterogiunzione GaN/AlGaN, tipicamente chiamato gas
bidimensionale di elettroni o 2DEG. La sua bidimensionalità è dovuta alle
due barriere di potenziale che lo circondano a sinistra e a destra,
permettendo agli elettroni solo il movimento in direzione del piano
perpendicolare al foglio, come vediamo dalla Figura 1.4, dove è mostrata
la struttura a bande di energia, tipica degli HEMT.9

 Figura 1.4 - Struttura a bande tipica degli HEMT9

Questa struttura a bande presenta a sinistra un contatto tra un metallo ed
un semiconduttore ad ampio band gap normalmente drogato n (aggiunta

 9

di atomi donori), in perfetta analogia con la struttura di un diodo
Schottky.8

Nella figura 1.5 troviamo il diagramma delle bande di energia del metallo
e del semiconduttore drogato n isolati.8

 Figura 1.5 - Diagramma delle bande di energia di un semiconduttore di tipo n isolato
 adiacente a un metallo isolato in condizioni di non equilibrio 8

Nella costruzione di un corretto diagramma delle bande è necessario
soddisfare due esigenze: all’equilibrio termodinamico il livello di Fermi
(EF) deve essere allo stesso livello di energia nelle diverse interfacce e il
livello del vuoto deve essere continuo e parallelo agli estremi delle bande.
Il livello del vuoto è definito come l’energia necessaria da raggiungere per
riuscire a portare fuori dal materiale un elettrone, mentre il lavoro di
estrazione (qɸm per il metallo e qɸS per il semiconduttore), anche detto
funzione di lavoro, è definito come la differenza tra il livello del vuoto e
EF. Nella figura è segnata anche l’affinità elettronica qΧ, definita come la
differenza di energia tra il limite della banda di conduzione e il livello del
vuoto nel semiconduttore. Avendo rispettato le esigenze citate
precedentemente, il raccordo dei due diagrammi a bande all’equilibrio
termodinamico risulta uguale alla Figura 1.6.8

 10

Figura 1.6 - Diagramma delle bande di energia di un contatto metallo-semiconduttore
 ideale all'equilibrio termodinamico 8

In questo caso ideale l’altezza qɸBn della barriera (espressa in eV)
corrisponde alla differenza tra il lavoro di estrazione del metallo e
l’affinità elettronica del semiconduttore.8

Il semiconduttore che si interfaccia con il metallo è caratterizzato da
avere un elevato band gap (perfino rispetto al GaN), talmente elevato che
possiede una quantità di elettroni in BC trascurabile e può essere quasi
considerato un isolante. Quindi si può notare la somiglianza con il Diodo
MOS (metal-oxide-semiconductor), con l’unica differenza che al centro è
posto un ossido o in generale un isolante, in cui la propria struttura a
bande risulta lineare (Figura 1.7).8

 Figura 1.7 - Diagramma delle bande di energia di un diodo MOS ideale8

 11

Nelle Figura 1.4 e 1.7 il semiconduttore sulla destra risulta drogato p (con
atomi accettori) poiché il livello di Fermi è posizionato vicino al massimo
della BV e di conseguenza i portatori di maggioranza risultano le lacune.1

È importante, per mantenere un elevata mobilità nello strato di
inversione, che il materiale con ampiezza di banda proibita inferiore
venga drogato solo leggermente. Ciò produrrà a sua volta un'elevata
transconduttanza ed elevate velocità di funzionamento, poiché entrambi
i parametri sono direttamente proporzionali alla mobilità.8

Nella regione di svuotamento, segnata nella figura, a causa
dell’incurvamento verso il basso delle bande si verifica uno svuotamento
dei portatori maggioritari. Invece vicino all’interfaccia, il numero degli
elettroni (portatori di minoranza) è maggiore rispetto al numero delle
lacune, ovvero si è verificata l’inversione di popolazione. Il parametro qψs
prende il nome di potenziale superficiale e può essere utilizzato per
esprimere la concentrazione di elettroni e lacune nella superficie tra
l’ossido e il semiconduttore.8

Avendo citato la transconduttanza, si è implicitamente dichiarato che la
struttura che si avvarrà delle proprietà di alta mobilità del gas
bidimensionale è quella di un FET (Field Effect Transistor).8

La struttura che in effetti viene utilizzata è quella della Figura 1.8. Essa
è composta, come nei FET, dagli elettrodi del Gate, del Source e del Drain.
Source e Drain scendono in profondità nella struttura epitassiale ed
intercettano la interfaccia dove si forma il gas bidimensionale, che è
caratterizzato dall’avere mobilità elettroniche e densità di portatori
elevate. Ciò consente di ottenere una bassa resistenza di canale e una
densità di corrente elevata.10

 12

Figura 1.8 - Struttura generica degli HEMT con l'utilizzo del Field Plate

In un tale dispositivo, applicando un potenziale al Gate, la struttura a
bande nel canale presenta una traslazione scendendo in energia se il
potenziale è positivo, con un conseguente arricchimento del canale.
Invece, applicando un potenziale negativo, la struttura a bande del Gate
trasla nel verso opposto allontanandosi dal minimo della BC con la
conseguente chiusura del canale. In questo modo possiamo modulare
questo flusso di carica aprendo o chiudendo il canale.8 Se non è applicato
alcun potenziale al Gate, il canale del dispositivo studiato risulta
completamente aperto.

Il Source è collegato a massa tramite un componente metallico detto Via
(Figura 1.8) che, attraversando tutto il substrato, gli permette di
congiungersi con il metallo sottostante posto a massa.11 Tipici valori di
polarizzazione sono di circa 50 V per VDS (tensione applicata al Drain con
Source a massa) e di una decina di volt negativi per V G (tensione di gate
sempre riferita a massa), per avere la completa chiusura del canale.11

Nei dispositivi oggetto di questa tesi, sopra il gate è posizionata una pista
di metallo collegata al Source, e quindi a massa, e rigorosamente isolata
dal Gate stesso.11 La sua funzione è quella di curvare elettrostaticamente
le linee di campo elettrico che altrimenti risultano sensibilmente inclinate
verso l’esterno, ad indicare come gli elettroni che fluiscono nel canale
quando viene aperto, a causa delle forti differenze di potenziale in gioco,
tenderebbero ad attraversare l’interfaccia semiconduttore-dielettrico

 13

superficiale, creando accumuli di carica che nel tempo altererebbero la
stessa tensione di soglia del dispositivo. Vedremo nel Capitolo 4 che è
proprio questo componente che causa un problema di affidabilità.12

Le strutture del Field Plate sono efficaci per raggiungere un'elevata
tensione di breakdown negli HEMT AlGaN/GaN.13 Nella Figura 1.9 (rispetto
alla Figura 1.8 risulta specchiata) è mostrata un’immagine SEM (Scanning
Electron Microscope) del vero transistor all’interno del chip ovvero
un’immagine presa con un microscopio elettronico a scansione con cui è
possibile apprezzare visivamente il transistor. Notiamo che il Gate misura
circa 1µm e risulta più piccolo rispetto al Source e al Drain di oltre 5µm.11

 Figura 1.9 – Immagine SEM del vero dispositivo11

Un'altra immagine che mostra una SEM del transistor è quella della Figura
1.10, che mostra un taglio diverso, rispetto alla figura precedente, in cui
possiamo notare il collegamento metallico tra il Source e il Field Plate.

 14

Inoltre notiamo che in questa zona il campo elettrico è maggiore di
300kV/cm, quindi risulta essere la zona con il campo elettrico più alto; il
dielettrico, posto in mezzo ai due metalli, misura 0.25µm e corrisponde al
Nitruro di Silicio.11

 Figura 1.10 - SEM in cui risulta visibile il ponte tra Source e Field Plate 11

AlGaN e GaN possiedono forti cariche di polarizzazione spontanee a causa
del legame covalente eteropolare nella struttura cristallina della
Wurtzite.14 A causa dell’incompatibilità del reticolo tra il substrato GaN e
lo strato barriera AlGaN, esiste una forte carica di polarizzazione
piezoelettrica, che dipende dalla quantità di Alluminio (Al) contenuta
nello strato AlGaN. Maggiore è il contenuto di Al, maggiore è la
discrepanza tra le costanti del reticolo e le costanti elastiche e quindi, più
forti risultano le cariche piezoelettriche.14

ASSEMBLAGGIO

Il dispositivo possiamo rappresentarlo dall’esterno come una scatola con
quattro terminali (immagine sinistra della Figura 1.11). Nel datasheet
(presente in allegato) il dispositivo viene rappresentato simbolicamente
con l’immagine di destra della Figura 1.11.11

 15

Figura 1.11 – Rappresentazioni del dispositivo presenti nel Datasheet11

All’interno è costituito da due chip indipendenti in configurazione
Doherty. L'amplificatore di potenza Doherty raggiunge un'elevata
efficienza grazie alla presenza di due sezioni dell'amplificatore. Una
sezione dell'amplificatore soddisfa le situazioni di segnale di ampiezza
inferiore, mentre un secondo amplificatore entra in gioco solo per
soddisfare le condizioni dei segnali di livello superiore, e dunque in quei
momenti in cui è necessario fornire un picco di potenza.15

La prima sezione è detta Carrier amplifier o amplificatore portante (nella
Figura 1.11 corrisponde al Path A) e alla seconda ci si riferisce con il
termine Peaking amplifier o amplificatore di picco (Path B). Nel nostro
caso, l’amplificatore Doherty utilizzato è quello di tipo asimmetrico (in
effetti molto più impiegato rispetto a quello simmetrico, costituito da due
amplificatori identici).15 In questa configurazione, l'amplificatore Peaking
ha una maggiore potenza, per questo motivo risulta essere di dimensione
maggiore rispetto al Carrier, mentre la tecnologia utilizzata risulta la
stessa.15

Ogni chip è formato da una struttura interdigitata in cui abbiamo
un’alternanza tra Source, Gate e Drain posti in parallelo (Figura 1.13).
Inoltre il numero di Gate Finger nell’amplificatore di picco risulta di 40,
più alto rispetto all’amplificatore portante, dove ne ritroviamo 30, proprio
per riuscire a fornire una potenza maggiore.11

La struttura interdigitale è una soluzione tecnologica nota, utilizzata per
aumentare l’estensione del canale, in questo modo la potenza a cui può
lavorare il dispositivo si incrementa ulteriormente. Una foto reale

 16

dell’intero chip possiamo vederla in Figura 1.12 e possiamo apprezzare
uno zoom dell’amplificatore Carrier del chip nella Figura 1.13.11

Nella parte sinistra dei due chip i fili sono collegati a una piattaforma
intermedia a causa della fragilità dei fili, che aumenta con l’incremento
della lunghezza.11

 Figura 1.12 - Fotografia del chip studiato11

Figura 1.13 - Immagine ottica ingrandita dell’amplificatore Carrier cerchiato di rosso
 nella parte superiore della Figura 1.1211

 17

Per comprendere meglio la struttura di questo chip possiamo vedere nella
Figura 1.14 la posizione degli elementi già descritti in precedenza e la
struttura interdigitata.11

 Figura 1.14 - Descrizione degli elementi della Figura 1.1311

Inoltre, cerchiato in giallo, ritroviamo il ponte che collega Source e Field
Plate. Per poter apprezzare visivamente questo elemento nella Figura
1.15 ritroviamo diverse immagini SEM.

I cerchi neri nella Figura 1.13 non sono facilmente riconoscibili, poiché
non risultano messi a fuoco nell’immagine. Essi sono i fili saldati utilizzati
per portare i contatti all’esterno del dispositivo e sono detti Wire Bond.11

Il Wire Bonding è la tecnologia di interconnessione più comune
nell'assemblaggio di semiconduttori che fornisce il collegamento elettrico
tra il chip e i conduttori esterni mediante sottili fili di collegamento.16

 18

Figura 1.15 - Ponte tra source e Field Plate11

1.3 Differenze nei dispositivi testati

I dispositivi utilizzati presentano due tecnologie identiche, differenti solo
per lo spessore dello strato vetroso (Nitruro di Silicio) usato come
sigillante contro la penetrazione di contaminanti esterni: passivazione
sottile o spessa. Nei report e in diverse immagini presenti ci si riferisce a
queste tecnologie rispettivamente come vecchia (old) e nuova (new)
tecnologia.11 Nella Figura 1.16 notiamo la sostanziale differenza dello
spessore isolante posto sopra il Field Plate.

 Figura 1.16 - SEM che mostrano due tecnologie dei dispositivi studiati con differente
 passivazione11

 19

La nuova tecnologia è stata ideata dal costruttore, prima delle prove
eseguite a Cagliari, per ovviare ai guasti che si erano già verificati nella
tecnologia con la passivazione sottile durante alcune prove di qualifica in
ambiente umido HAST (descritte nel prossimo capitolo) sostenute sia dal
costruttore che dal cliente Huawei. Questa tecnologia è stata ideata
supponendo che il problema alla base dei guasti fosse il dielettrico di
passivazione, di cui si è quindi aumentato lo spessore.11

 20

Capitolo 2

Prove di vita accelerate

2.1 Descrizione delle prove

In questo capitolo si farà riferimento a prove di vita accelerate senza
entrare nella logica sottostante alla loro scelta, progettazione,
conduzione ed analisi, tutti temi propri dei Corsi della Laurea Magistrale.

Basterà qui ricordare che la normativa internazionale prevede che i
componenti elettronici possano essere utilizzati in apparati certificati (e
quindi commercializzati) solo dopo che un campionamento di dispositivi
dimostra di aver passato alcuni severi test di sopravvivenza, sotto stress
intensi di vario tipo.

Una delle famiglie di test più stringenti e severi è quella delle prove a
temperatura e umidità elevate, condotte sia su dispositivi spenti, sia su
dispositivi polarizzati in DC.11

In particolare, il test che ha rivelato le criticità più importanti è il
Temperature humidity bias (THB), codificato nello standard Jedec 22
method a101 per le prove di vita accelerate in cui si utilizzano i valori di
85°C e 85% RH (umidità relativa) a pressione normale.11

I test sono stati effettuati a package aperto o chiuso, ovvero con o senza
una protezione per evitare l’entrata dell’umidità all’interno, come si può
vedere nella Figura 2.1.11 La protezione viene avvitata sopra il chip in
modo da garantire un contatto con il circuito senza l’utilizzo di saldature,
in modo da poter effettuare spesso delle misure con la rimozione del chip
dalla Board (descritta nel prossimo capitolo). Inoltre si vuole evitare di

 21

introdurre dei problemi tramite l’utilizzo della saldatura, che potrebbe
degradarsi durante le prove di vita accelerate.11

 Figura 2.1 - Fotografie di uno dei circuiti della Board senza e con il chip e con la
 presenza o l’assenza della protezione contro l’umidità

Durante il THB sono programmate misure periodiche delle caratteristiche
dei dispositivi, che vengono eseguite dopo un accurato ciclo di
asciugatura, per evitare che la presenza di umidità condensata possa
creare percorsi conduttivi proprio durante le misure.17

Lo svantaggio principale del THB è la sua lunga durata, che richiede
diverse settimane prima di ottenere dei dati utilizzabili. Per questo
motivo, è stato sviluppato un test alternativo detto HAST (Highly
Accelerated Temperature and Humidity Stress Test) che utilizza
condizioni di stress più severe ma può essere completato in sole 96 ore. 17

L’ HAST viene solitamente testato a 121°C, 100% di RH e 2 atmosfere, per
cui si utilizza una camera pressurizzata per consentire di aumentare la
temperatura e mantenere il controllo dell'umidità. È anche conosciuto
come Pressure Cooker Test (PCT) o Unsaturated Pressure Cooker Test
(USPCT), ed il suo scopo è quello di accelerare ulteriormente, rispetto al
THB, la penetrazione dell'umidità, aumentando la pressione del vapore
acqueo all'interno della camera di test, per valutare la resistenza del
campione all'umidità.18

Proprio durante una serie di prove HAST, condotte sia dal costruttore che
dal cliente, i dispositivi in esame fallivano. La cosa non è tollerabile,
perché la qualifica, e quindi la autorizzazione all’acquisto e all’utilizzo di

 22

questi componenti, prevede la sopravvivenza alla prova HAST di tutto il
lotto.11

I test effettuati sono stati progettati ed eseguiti a Cagliari nella
collaborazione tra il DIEE e Huawei Technologies qualche anno fa, di cui
non sono stato partecipe.

Dai risultati acquisiti è scaturito che la nuova tipologia con la passivazione
estesa ha resistito a tutti i test effettuati a Cagliari.11 Ciò era prevedibile
poiché, con una passivazione così spessa, come quella della nuova
tecnologia dei dispositivi, è difficile si presenti una perdita di isolamento
con delle tipologie di test così leggeri come quelli effettuati. Dei test più
prolungati hanno fatto notare che i guasti all’interno del dispositivo si
verificano comunque ma con un tasso di fallimento più lento (è risultato
circa del 50% più basso rispetto alla vecchia tipologia) e meno frequente. 11

Anche la vecchia tipologia con la passivazione sottile a package chiuso ha
resistito al primo test, probabilmente perché nei test effettuati a package
chiuso è difficile che l’umidità penetri all’interno, per questo motivo la
corrosione non avviene e non si verifica nessun guasto all’interno del
dispositivo.11

Tabella 2 – Riassume i test e le misure effettuate sui dispositivi11

 New Type, Closed Package Old Type, Closed Package New Type, Open Package Old Type, Open Package
 I Test II Test I Test II Test I Test II Test I Test II Test
NC1 ok OC1 ok NO1 ok ok OO1 ok cc
NC2 ok OC2 ok NO2 ok ok OO2 ok ok
NC3 ok OC3 ok NO3 ok ok OO3 ok unstable
NC4 ok OC4 ok NO4 ok ok OO4 cc
NC5 ok OC5 ok NO5 ok ok OO5 cc
NC6 OC6 NO6 ok OO6 cc
NC7 OC7 NO7 ok OO7 high leak
NC8 OC8 NO8 ok OO8 ok
NC9 OC9 NO9 ok OO9 ok
NC10 OC10 NO10 ok OO10 ok

Invece la tipologia di dispositivi a package aperto ha riscontrato dei guasti.
Alcuni dispositivi sono riusciti a sopravvivere alla prima prova ma hanno
riscontrato dei problemi nella seconda.11 Come vediamo dalla Tabella 2 su
diversi dispositivi è stato misurato un corto circuito dopo il quale è stato

 23

osservato un danneggiamento del Gate a causa dell’intensità della
corrente. Su uno dei dispositivi sottoposti solo al secondo test è stato
trovato un alto leakage ovvero un percorso resistivo in cui è presente una
perdita.11

Utilizzando il microscopio ottico nessun danno è stato visualizzato sui
dispositivi in cui sono stati rilevati guasti sottoposti direttamente solo al
secondo test, probabilmente perché la corrente, essendo limitata a 1mA
nel secondo test, non è abbastanza per provocare danni evidenti. 11

 Tabella 3 - Test sui dispositivi a package aperto della vecchia tipologia e danni
 osservati11

Il corto circuito è stato riscontrato tra Gate e Field Plate e nella Figura
2.2 è visibile uno di questi contatti in cui, a causa del danno provocato
dalla corrente di 10mA, non è possibile individuare l’originale corto
circuito.11

 24

Figura 2.2 - SEM di un dispositivo in cui è presente un corto circuito tra Gate e FP11

2.2 Meccanismi di deterioramento

All’interno delle prove di vita accelerate risultano importanti la
valutazione dei diversi tipi di meccanismi di deterioramento, ad esempio
“idro-meccanici” in cui l’umidità introdotta può generare una pressione
all’interno del dispositivo quando viene riscaldato, come accade durante
la saldatura.19 Ciò potrebbe causare incrinature (Cracks) nel contenitore
o delaminazioni nel substrato, ovvero la formazione di fessure
comunemente chiamate Popcorning (Figura 2.3).20

 25

Figura 2.3 – SEM che mostra una delaminazione del substrato 11

Le delaminazioni possono essere anche individuate tramite l’utilizzo di
immagini ottiche, poiché riflettono la luce diversamente dal substrato
privo di questi difetti e quindi risultano di colore diverso come vediamo
dalla Figura 1.14. Inoltre il colore del substrato cambia in base alla
profondità della delaminazione.11

Nel nostro dispositivo è stato osservato che le delaminazioni si trovano
sempre sullo stesso lato del chip lungo una delle linee di Via (Figura 2.4).
Questo ha portato ad una serie di considerazioni sul processo di saldatura
del chip al contenitore, che richiede rampe termiche che possono creare
stress termomeccanici in strutture con così tanti diversi materiali,
ciascuno con un suo proprio coefficiente di dilatazione termica.11

 26

Figura 2.4 - Fotografia dell'amplificatore Carrier in cui segnato di giallo notiamo le
 delaminazioni presenti11

Ancora più importante è la classe di meccanismi relativi alla corrosione,
che dipende specialmente dai materiali coinvolti e dai contaminanti
presenti.19 La corrosione è l'attacco distruttivo di un metallo dalla sua
reazione con l'ambiente. Durante questo processo il metallo viene
convertito in prodotti di corrosione termodinamicamente stabili.21 Questo
fenomeno può essere accelerato tramite la contaminazione da acqua e
ioni e gli esempi tipici riscontrati riguardano il rame e le saldature
metalliche.21

Il meccanismo più comune, che si verifica in condizioni di elevata umidità,
è la corrosione elettrochimica. In questo meccanismo si verifica la
formazione di uno strato d’acqua di dimensione dell’ordine dei nanometri
sulla superficie dell’isolante, che collega due conduttori adiacenti a
potenziali diversi, in cui può accumularsi una cella di corrosione.19

Il processo inizia con la decomposizione dell'acqua da cui si formano degli
ioni. Essi vengono accelerati in base al campo elettrico applicato e alla
loro carica e inducono una reazione chimica corrosiva sull'anodo. Dalla
corrosione dell’anodo si formano degli ioni metallici disciolti che migrano

 27

verso il catodo caricato negativamente a causa del campo elettrico. In
questo modo si formano dendriti, ovvero delle strutture ad albero, che
deteriorano la capacità di isolamento. Complessivamente l’insieme di
questi processi viene detto Electrochemical Migration (ECM) o migrazione
elettrochimica.19

La reazione che avviene nell'anodo è l'ossidazione, in cui il metallo ha una
conseguente perdita di elettroni. Mentre al catodo si verifica la riduzione,
ovvero il guadagno di elettroni provenienti dal circuito esterno. La
corrosione procede se le due reazioni avvengono alla stessa velocità. 22

Nel nostro dispositivo la zona più a rischio di guasto, è quella tra Source e
Field Plate, poiché presenta il più alto campo elettrico, che con l’azione
simultanea della temperatura e dell’umidità potrebbe causare la
corrosione dell’oro. Ma, perchè ciò avvenga, ci deve essere una
precedente perdita di isolamento, che permetta all’umidità di penetrare
all’interno.11

Nella Figura 2.5 possiamo vedere un dispositivo in cui la passivazione sopra
il Field Plate è stata perforata e l’oro al di sotto parzialmente corroso.11

 Figura 2.5 - SEM che mostra un dispositivo con una perdita di isolamento e il Field
 Plate corroso11

Una possibile reazione di corrosione dell’oro che può avvenire è:
Au + 3H2O ➔ Au(OH)3 + 3H+ + 3e-.11

 28

Questa reazione forma un idrossido nell’anodo, trasformandolo in una
struttura spugnosa e lasciando intatto il catodo come vediamo nella Figura
2.6 in cui vi sono raffigurati due transistor in cui è avvenuto questo
meccanismo con la stessa tipologia di test.11

 Figura 2.6 - SEM di due transistor in cui il catodo risulta corroso dopo un test THB a
 85°C/85% RH11

2.3 Scelta della prova

Visto il tipo di guasto (leakage Gate-Source), a Cagliari è stata progettata
una prova speciale, più blanda della HAST. Tra le varie tipologie di prova
in ambiente umido sopra esemplificate, sono state scelte per i dispositivi
due prove THB a 85°C e 85%RH in cui la corrente del Gate è limitata dalla
scheda a 10mA nella prima e 1mA nella seconda, così da preservare il
luogo del corto circuito dai danni. In entrambe, l’unica tensione imposta
è quella del Gate, mantenuta a -8V ovvero uguale alla tensione di
esercizio, mentre il Drain viene tenuto a massa, così da prevenire qualsiasi
passaggio di corrente nel canale.11

La durata delle prove è di 96 ore ed è stata scelta così breve, rispetto ai
soliti test THB che hanno una durata di 1000 ore, poiché nei test
precedenti i guasti si verificavano rapidamente. Sono state scelte queste
tipologie di prove in modo da rallentare il tasso di reazione e evitare le
sovracorrenti di Drain ottenute in altri test precedenti. 11

 29

Il secondo test è stato eseguito solo sui dispositivi a package aperto di
entrambe le tipologie e solo dopo aver superato la prima prova. Prima
delle prove tutti i dispositivi a package aperto sono stati ispezionati e non
sono state trovate delaminazioni.11

Dopo la rimozione del chip dalla Board, le misurazioni sono state eseguite
a 25°C dopo 48 ore di asciugatura a 70°C con un ambiente con RH minore
del 35% senza voltaggi applicati.11 Questa procedura è molto importante
poiché le misure non devono essere assolutamente alterate dall’umidità
possibilmente annidata all’interno del dispositivo durante le prove.

Sono stati selezionati 40 dispositivi con l’utilizzo di 2 Board per il controllo
chiamate Dual HAST JIG_V4.0, progettate per alimentare e mettere in
sicurezza all’interno delle prove di vita i dispositivi. 11

Nell’ Appendice A si trova allegato il Datasheet del chip, all’interno del
quale, troviamo le caratteristiche, i valori di riferimento importanti per
le analisi e la struttura del dispositivo.

 30

Capitolo 3

Board per i test

3.1 Design della Board per il controllo

Le Board per il controllo sono state progettate prestando attenzione alla
possibilità di controllare la corrente di Drain, poichè ci si aspettava una
sovracorrente per prove precedenti e inoltre si voleva ottenere, subito
dopo il verificarsi del problema, l’interruzione della corrente in modo da
evitare il propagarsi di ulteriori danni nel dispositivo. Lo scopo era riuscire
ad individuare il meccanismo iniziale che provocava il guasto e mettere in
sicurezza i dispositivi durante delle prove di vita in ambiente umido. 11 Per
questo motivo all’interno della scheda sono presenti dei fusibili in modo
da proteggere i dispositivi nel caso in cui la corrente di Drain salisse oltre
500mA. Per di più ogni transistor all’interno della scheda contiene un led
che si spegne all’apertura del fusibile.11

Nella Figura 3.1 è visibile la Board con la maggior parte dei chip già
montati.

 Figura 3.1 – Board di controllo utilizzata per i test

 31

La scheda è chiamata Jig e fornisce una tensione costante ai capi del Drain
e del Gate per polarizzarli. All’interno della Board possono essere montati
fino a 10 dispositivi alla volta. Nella Figura 3.2 vediamo uno dei 10 circuiti
della scheda in cui il Led è cerchiato di rosso mentre cerchiato di blu
troviamo il fusibile.11

 Figura 3.2 - Circuito della Board di controllo11

 32

3.2 Errori di progettazione della Board

Come è evidente dai risultati dei test, la Board presenta diversi errori di
progettazione e per questo motivo non è capace di controllare i chip
durante i test di vita accelerata effettuati. 11

Il problema principale della scheda è che al Gate dovrebbe essere fornita
una tensione di -8V per garantire che il canale sia completamente chiuso.
La scheda effettua un controllo di stabilità della tensione di Gate che
risulta inutile per la tipologia di guasti che si verificano all’interno del
dispositivo.11

Un amplificatore operazionale fornisce una tensione di -8V nel punto rosso
della Figura 3.3.11 Questa situazione è adeguata se la corrente che fluisce
tra Gate e la massa (ovvero il Source) è trascurabile e quindi il canale
risulterebbe completamente chiuso. Ma, come è già stato dimostrato dai
test effettuati, nel circuito si forma un leakage tra Gate e Source. Come
è evidenziato dalla Figura 3.3, questa perdita è modellabile come una
resistenza parassita all’interno del circuito, che avendo una caduta di
potenziale sposta la tensione di Gate da -8V a circa -6V o perfino più bassa
se è presente un corto circuito. Per questo motivo non è più garantito che
il canale sia completamente chiuso, la corrente che fluisce aumenta e
inoltre il circuito si scalda per effetto Joule a causa delle perdite
all’aumentare della corrente.11

Quindi, se è presente una perdita tra Gate e Source, la Board non è capace
di controllare la tensione di Gate e tantomeno la corrente di Drain. 11

Per la risoluzione di questo problema è necessario che l’alimentatore sia
programmato per erogare non più della corrente minima permessa al Gate
(tipicamente di massimo 1mA). In realtà questa corrente dovrebbe essere
idealmente nulla, per cui una corrente superiore a qualche µA dovrebbe
essere considerata una corrente anomala.11

 33

Figura 3.3 - Parte del circuito della Board di controllo in cui è stato aggiunto un percorso
 di perdita11

Oltretutto la corrente di Drain viene limitata a 500mA dalla protezione,
ma questa limitazione non è abbastanza bassa, poiché un tale passaggio
di corrente è abbastanza alto per creare dei danni consistenti all’interno
del chip.11

 34

Capitolo 4

Interpretazione fisica dei fenomeni

4.1 Fenomeni termo-meccanici

Per migliorare l’affidabilità di questi dispositivi bisognerebbe inoltre
capire la motivazione della formazione del percorso di perdita tra Gate e
Source.

Esso, come già accennato nel Capitolo 2, è dovuto alla corrosione
dell’anodo che nel nostro caso corrisponde al Field Plate. Ma la corrosione
avviene solo dopo una precedente perdita di isolamento sopra questo
elettrodo.11

SI ipotizza che la radice del problema, ancora in fase di valutazione,
riguardi la rottura dello strato vetroso di dielettrico probabilmente
causata da degli effetti termo-meccanici di dilatazione e contrazione
dell’Oro, costituente il Field Plate, e dei ponti che collegano quest’ultimo
al Source. Infatti l’Oro è un metallo sensibile alla dilatazione termica e
con l’aumento della temperatura il suo volume si dilata, mentre si contrae
con la riduzione della temperatura.11

Nella Figura 4.1 possiamo vedere la vista prospettica del complesso tra
Source, Gate e Field Plate del dispositivo, in cui naturalmente i ponti tra
Source e FP sono disegnati sospesi in aria, anche se nella realtà sono
immersi nel dielettrico.

 35

Figura 4.1 - Vista prospettica ricostruita del dispositivo in cui si nota, in vicinanza del
 Gate, il FP e i ponti che lo collegano al Source 11

Il coefficiente di dilatazione volumetrica dell’Oro vale β=42,96*10-6 °C-1 a
20°C e risulta abbastanza elevato rispetto ad altri metalli e soprattutto
rispetto al vetro. Naturalmente questo coefficiente varia in base alla
pressione e in base alla temperatura anche se solitamente la variazione di
pressione è ritenuta trascurabile.18

Questo coefficiente è definito come il rapporto tra la variazione
frazionaria del volume e la variazione della temperatura (a pressione
 / 1 18
costante): = lim = .
 →0 

Quindi, a causa della differente dilatazione termica dei due materiali e
della fragilità del vetro agli stress meccanici, si formano delle fratture
nella passivazione superiore al Field Plate. Questo è il meccanismo iniziale
che permette all’umidità di oltrepassare il dielettrico e raggiungere
l’anodo. Per questo motivo la corrosione, per via del forte campo elettrico
e dell’umidità presenti, inizia a danneggiare l’anodo. La corrosione stessa
determina il cambiamento di forma del metallo, trasformandolo in una
struttura spugnosa; dopo la rottura del dielettrico, che separa il Field
Plate dal Gate, si forma infine un contatto elettrico tra i due.11

Per trovare una soluzione dei problemi i costruttori hanno ideato un
dispositivo simile che presentava un numero di ponti che collegano il FP

 36

al Source aumentato, ma ciò ha solo peggiorato la forza con cui gli stress
termo-meccanici di dilatazione dell’oro si presentavano. Ciò causa, come
visibile nella Figura 4.2, un parziale sollevamento del Gate oltre a un
percorso per il passaggio dell’umidità nel dielettrico. La Figura 4.3 mostra
le differenze tra questo dispositivo e quelli testati a Cagliari. 11

 Figura 4.2 - SEM che mostra il Gate rialzato e un percorso in cui l’umidità riesce a
 penetrare nel dielettrico superiore al FP11

 Figura 4.3 - Immagine che mostra le differenze tra due tipologie di dispositivi che
 differiscono principalmente per il numero di ponti tra Source e FP 11

 37

Nella Figura 4.4 possiamo vedere una SEM di uno dei ponti che collegano
il Source al Field Plate danneggiato: se aumentiamo l’ingrandimento,
come visibile dalla Figura 4.5, possiamo notare la forma assunta dal Field
Plate corroso.11

 Figura 4.4 - SEM di un ponte danneggiato che collega il Source al Field Plate 11

 Figura 4.5 – Immagine SEM di una sezione preparata con una FIB (Focused ion beam)
 longitudinale della zona danneggiata della Figura 3.711

 38

Conclusione

La tesi ha affrontato un tema strettamente legato a problematiche di
Affidabilità e di Diagnostica di componenti elettronici a Stato Solido di
ultima generazione, problematiche specifiche di corsi della Laurea
Magistrale in Ingegneria Elettronica.

La tesi, senza voler anticipare gli approfondimenti affidabilistici e
diagnostici, ha inteso mettere in luce un aspetto della progettazione
elettronica della scheda di test, peraltro disegnata e realizzata dal
costruttore dei dispositivi, che, pur nella sua semplicità, inavvertitamente
introduce due problemi: da un lato non garantisce la costante chiusura del
canale ad opera del Gate di un FET, nel caso particolare di formazione di
un leakage verso massa dello stesso elettrodo di Gate, e dall'altro pone un
limite troppo elevato alla massima corrente ammissibile per il canale, così
da permettere la distruzione per sovraccarico termico del dispositivo.

Entrambi i punti sono stati messi in evidenza, assieme all’indicazione di
una semplice soluzione idonea a preservare l’informazione fornita dalle
prove di vita.

Gli strumenti sviluppati per il test, sono stati pensati prima che la
evidenza dei fatti indicasse che il problema aveva una causa non
considerata all'inizio, e che quindi sia le schede di test, sia soprattutto le
soluzioni correttive tecnologiche sui chip, vanno riconsiderate dalla
radice.

I capitoli sulla tecnologia e la diagnostica sono stati l'occasione per
correlare un problema di progettazione elettronica ad una visione più
vasta e completa del problema, che spazia dalla fisica dello Stato Solido
alla tecnologia degli HEMT.

 39

BIBLIOGRAFIA
1 L.Colombo, “Fisica dei semiconduttori”, 2018, Zanichelli.

2 Umesh Mishra and Jasprit Singh. 2007. Semiconductor Device Physics and
Design (1st ed.). Springer Publishing Company, Incorporated.

3 R. J. Trew, "SiC and GaN transistors - is there one winner for microwave
power applications?," in Proceedings of the IEEE, vol. 90, no. 6, pp. 1032-
1047, June 2002. doi: 10.1109/JPROC.2002.1021568

4 SK Pugh, DJ Dugdale, S. Brand, and RA Abram. Electronic structure
calculationson nitride semiconductors.Semiconductor Science and
Technology, 14 :23–31, 1999

5 U. K. Mishra, L. Shen, T. E. Kazior, and Y.-F. Wu, “GaN-based rf power
devices and amplifiers” Proceedings of the IEEE, vol. 96, no. 2, Febbraio
2008. doi: 10.1109/JPROC.2007.911060.

6 J. L. Hudgins, G. S. Simin and M. A. Khan, "A new assessment of the use
of wide bandgap semiconductors and the potential for GaN," 2002 IEEE
33rd Annual IEEE Power Electronics Specialists Conference. Proceedings
(Cat. No.02CH37289), Cairns, Qld., Australia, 2002, pp. 1747-1752 vol.4,
doi: 10.1109/PSEC.2002.1023063.

7 R. Nicolò, ‘AlGaN-GaN single- and double-channel high electron mobility
transistors,’ Master’s thesis, Università di Padova, giugno 2008.

8 Simon M. Sze, G. Ghione, e al., Dispositivi a semiconduttore, 10 lug.
1995, Ulrico Hoepli Milano.

9 Muhammad Navid Anjum Aadit, Sharadindu Gopal Kirtania, Farhana
Afrin, Md. Kawsar Alam and Quazi Deen Mohd Khosru (June 7th 2017). High
Electron Mobility Transistors: Performance Analysis, Research Trend and
Applications, Different Types of Field-Effect Transistors - Theory and
Applications, Momcilo M. Pejovic and Milic M. Pejovic, IntechOpen, DOI:
10.5772/67796.

 40

10 Lidow, Alex & Strydom, Johan & de Rooij, Michael & Reusch, David.
(2014). GaN Technology Overview. 1-18. 10.1002/9781118844779.ch1.

11 M.Vanzi, report interni.

12 S. Rajabi, A. A. Orouji, H. A. Moghadam, S. E. J. Mahabadi and M.
Fathipour, "A novel double field-plate power high electron mobility
transistor based on AlGaN/GaN for performance improvement," 2011
International Conference on Signal Processing, Communication,
Computing and Networking Technologies, Thuckafay, 2011, pp. 272-276.
doi: 10.1109/ICSCCN.2011.6024558.

13 G. Xie et al., "Breakdown voltage enhancement for power AlGaN/GaN
HEMTs with Air-bridge Field Plate," 2011 IEEE International Conference of
Electron Devices and Solid-State Circuits, Tianjin, 2011, pp. 1-2, doi:
10.1109/EDSSC.2011.6117720.

14 Goyal, Nitin & Iniguez, Benjamin & A. Fjeldly, Tor. (2013). Surface
Barrier Height for Different Al Compositions and Barrier Layer Thicknesses
in AlGaN/GaN Heterostructure Field Effect Transistors. AIP Conference
Proceedings. 1566. 393-394. 10.1063/1.4848451.

15 What is a Doherty Amplifier. Available at: https://www.electronics-
notes.com/articles/radio/doherty-amplifier/basics-primer.php. Accessed
on 1st June, 2019.

16 A. A. Tuazon and L. C. Kee, "Modified M-Loop Wire Formation: An
Innovative Solution in Wire Bond Process to Relieve Stress on Ball Neck
Causing Broken Wire," 2018 IEEE 38th International Electronics
Manufacturing Technology Conference (IEMT), Melaka, 2018, pp. 1-5.

17 Temperature, Humidity, Bias (THB) Test. Available on:
https://eesemi.com/THB.htm. Accessed on 1st June, 2019.

 41

18 Tipler, Paul A.; Mosca, Gene (2008). Physics for Scientists and Engineers
- Volume 1 Mechanics/Oscillations and Waves/Thermodynamics. New
York, NY: Worth Publishers.

19 C. Zorn and N. Kaminski, "Temperature Humidity Bias (THB) Testing on
IGBT Modules at High Bias Levels," CIPS 2014; 8th International
Conference on Integrated Power Electronics Systems, Nuremberg,
Germany, 2014, pp. 1-7.

20 Haleh Ardebili, Jiawei Zhang, Michael G. Pecht, Encapsulation
Technologies for Electronic Applications (Second Edition), 2019.

21 McCafferty, E., Introduction to Corrosion Science, 2010, Springer New
York.

22 Lai-Seng Yeoh, Kok-Cheng Chong and Susan Li, "Failure analysis for probe
mark induced galvanic corrosion and bond degradation during HAST,"
Proceedings of the 20th IEEE International Symposium on the Physical and
Failure Analysis of Integrated Circuits (IPFA), Suzhou, 2013, pp. 303-306,
doi: 10.1109/IPFA.2013.6599172.

 42

Appendice A – Datasheet GaN Power Transistors H002C11A

 43

44

45

46

47

48

49

50